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webadm | 投稿日時: 2006-12-6 9:36 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3068 |
AlteraのI2Cリファレンスデザイン AlteraもI2Cリファレンスデザインを提供している。
こちらは68Kのようなホストバスインターフェースを備えたMaster/Slave両用IP coreという本格的なもの。 しかもテストベンチとしてMasterとSlaveを対向接続したものがついている。小規模でありながら売り物のIP Coreとなんら変わらないパッケージングである。小規模すぎるので売り物にならないということでリファレンスデザインとして公開されたのかもしれない。もちろん使用条件としてAltera社以外のデバイスには使わないことというのがあるのは当然。 AlteraのI2C IP coreは完全な単一クロックによる同期設計で、Xilinxの複数クロックの非同期設計とは大違い。 XilinxのはもともとI2Cのような劣悪なシリアルバス信号をそのままクロック信号として使うというあり得ない設計ではあるが、スレーブ専用にして単純化してあるので理解しやすいことはある。 AliteraのはMaster/Slave両モード兼用なのと単一クロック設計なので規模は大きい。Slaveだけに縮小したいと言っても簡単に直せるものではないと思う。それでもリソースはそれほど食わない。MAX-IIのようなCPLDにも収まる。もちろんそれ以外のロジックを追加する余地は無いけど。 Aletraのは汎用MPUインターフェースなのでシミュレーションするにもMPUのバスサイクルを生成するテストベンチが必須になる。それらは収録されているので利用することができる。 さてどうするか。 |
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