じっくりVHDL本を読み飛ばさずに最後まで読んでみると、薄っぺらい国内の著書とかでは紹介されていないVHDLの記述の自由度の高さを改めて知ることになる。

私は74シリーズとかはほとんど知らないし、それを使って実際に回路を組んだのは１０年以上前に最初にディジタル回路設計を独学して作った286->386SXアップグレードユニットとか3state bufferを使ったその他のCPUアップグレードユニットやIDEインターフェースぐらいである。いきなり74HCxxxとか出てきても、それはいったいなんなのか調べないと分からない。

昔からのたたき上げの本職さんなら74シリーズは全部頭にたたき込まれていて、ディジタル回路はすべてそれらを組み合わせてくみ上げることができた。逆に言えば、それ以外の発想ができなくなってしまうという面もある。PLDが登場し始めてから、このあたりで古参の職人さんはPLDを毛嫌いを始める人も多かったはず。中身が見えないとかなんとか理由をつけてPLDなら少ない部品で済むところを複数の74シリーズを使って回路を組んでいたはずだ。

PLD用のデザインツールもそうした傾向をふまえて回路図入力や74シリーズに対応したライブラリーが用意されている。新参ものは74シリーズとか良く知らないし今更覚えたくないということでHDLでばりばり書くことになる。

VHDL自身も既存のデザインを利用するためにライブラリーをサポートしている。でも枯れているとは言え中身を知らない他人のデザインを使うというのはやはり気が進まないし可読性も良くない。どうせ一緒にコンパイルされて展開されるのだから自分で等価なものを書いても変わらないはず。どうしてもアルゴリズムやロジックがトリッキーで複雑なものは時間の節約のために枯れたものを使うしかないかもしれない、そういう時のためぐらい。

順序回路を組もうとする時も古典的にはラッチ（レジスタ）と組み合わせ論理(PLA)ということを連想することになるが、VHDLだとそれすら知らなくても順序回路が記述できる構文が用意されている。まさしくアルゴリズミック・ステート・マシーン(ASM)を言語レベルでサポートしているという意味で新しい。もう必要なのは入出力のタイミングチャートぐらいで、それがあればラッチをいくつ使うかとか考えなくても順序回路が記述できてしまう。

そうして書かれたHDLソースを見ると、古参な人は古い回路イメージがまったく描けなくて困惑するに違いない。フローチャートが書いてあるようなものなので、そこから最終的にコンパイルされたネットリストを想像することはもはや人間には無理かもしれない。機械というかコンパイラーならではの技である。

でもそうやると本当にこの記述で意図した通り動くのかが書いている本人も怪しくなるので、最近はいろいろな視覚化手段をデザインツールが提供している理由でもある。古参な人は展開されたネットリストを視覚的に見ることで、古典的なレジスタとPLAという構図になっていることでほっと安心するかもしれない。