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webadm	投稿日時: 2006-8-17 0:15
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088	ISE SimulatorはISE 9.1i以降で直るくさい先のISE Simulatorの数々の挙動不審だがどうやらそのほとんどはISE 9.1iで直す予定とのことがAnswer Recordから判明。最新のISE 8.2iでも状況は変わらないぽい。 Q1. When running a design for 60 seconds or more of simulation time, ISE seems to freeze up and hang. Why does this occur? A1. This has been improved. Now ISE does not hang, and instead it issues an out of memory error. This problem will be addressed in the ISE 9.1i release of ISE Simulator.

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題名	投稿者	日時
万年カレンダー時計回路図（参考用）	webadm	2006-5-24 12:25
デザイン更新	webadm	2006-5-31 12:15
VHDL版追加その他更新	webadm	2006-6-3 17:45
Xilinx ISE 8.1iでもOK	webadm	2006-8-15 2:35
ISE 8.1iでのシミュレーション	webadm	2006-8-15 19:21
ISE 8.1iはだめぽ	webadm	2006-8-15 19:31
ISE 8.1iでもISE Simulatorは使える	webadm	2006-8-15 19:46
Xilinxのデバイスでは動かない可能性が	webadm	2006-8-15 20:13
やはりISEは評判悪いのは理解できる	webadm	2006-8-15 21:08
みんなISE Simulator使わないのわかる気がする	webadm	2006-8-15 21:58
初期化できないカウンターの謎	webadm	2006-8-16 23:45
ISE Simulatorのこつ	webadm	2006-8-17 0:00
ISE Simulatorの制限	webadm	2006-8-17 0:11
» ISE SimulatorはISE 9.1i以降で直るくさい	webadm	2006-8-17 0:15
Verilog版での対策	webadm	2006-8-17 1:38
RTL Viewerで見てみると	webadm	2006-8-17 2:41
やはりISE Simulatorは長いタイムスケールはだめだ	webadm	2006-8-17 3:51
とりあえずISE Simulatorで動作確認	webadm	2006-8-17 14:57
Xilinxのレジスタ固有の話だったらしい	webadm	2006-8-17 23:37
ISE Simulatorでも内部信号が見える	webadm	2006-8-19 3:38
やはりISE Simulatorは使わないほうがよさそう	webadm	2006-8-19 5:18
Xilinxデバイスをターゲットにした場合のまとめ	webadm	2006-8-19 21:35
XilinxのCPLD/FPGAでのレジスタの初期値に関する補足	webadm	2006-8-20 20:07
意図したのとは違う論理合成結果	webadm	2006-8-24 5:20
すこし小さくできた	webadm	2006-8-24 10:21
やはりまだあった	webadm	2006-8-24 10:48
よく見るとこれが限界かも	webadm	2006-8-25 20:27
Xilinxの場合は少し最適化が足らない	webadm	2006-8-25 21:37
Xilinxのちょっと納得がいかない点	webadm	2006-8-26 0:16
XilinxのRTL ViewerはHDL記述の仕方でだいぶ見た目が変わる	webadm	2006-8-26 0:48
XilinxとAlteraの違い	webadm	2006-8-27 1:43
VHDL版が遅い	webadm	2006-8-27 2:20
RTL Viewerでみても違いがわからない	webadm	2006-8-29 0:05
Technology Schematicもまったく同一だった	webadm	2006-8-29 0:41
VHDL版だと入力リストにCLOCK1Mが入っていない	webadm	2006-8-29 1:05
Coolrunner 2ならほぼ同じ	webadm	2006-8-29 1:41
やっぱり最適化がおかしい	webadm	2006-8-29 2:05
ネットリストとVHDL入力で大分結果が違う	webadm	2006-8-29 2:15
もういちどネットリストをコピーしてやり直してみた	webadm	2006-8-29 3:33
やぶ蛇でデザインのバグ発覚	webadm	2006-8-29 10:18
今度はVerilog版が大きくなった	webadm	2006-8-29 12:07
VHDL版のRTL View	webadm	2006-8-29 22:30
VHDL->Verilog変換でいけた	webadm	2006-8-31 1:29
とりあえずXilinx対応は収束	webadm	2006-8-31 3:29
XC9500では動かないかも	webadm	2006-8-31 5:23
XC9500では十分なsetup時間が必要	webadm	2006-8-31 5:56
2006/8/29 公開ファイル改訂	webadm	2006-8-29 15:31

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