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webadm | 投稿日時: 2006-8-17 2:41 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
RTL Viewerで見てみると SEG出力信号がおかしいのでRTL Viewerで見てみると想像と大分違った論理合成がされていることに驚く。
112本のデコード入力(7seg x 16桁分)を16本のセレクト信号で対応する桁だけを出力するという風になっている。いかにもVLSI的な論理合成だ。 すぐ下にある尻切れトンボのANDはクロックを入力にしているが表示のバグだろうか。 更に中を見ると驚くことに16桁分の1segデコード結果を7seg分セレクタで抜き出して束にしている。 これもFPGAならではの発想の転換だろう。人間なら7seg単位で扱うだろうけど。 たぶんこの単純なセレクタは何も間違っていなくてそれ以前のBCDデコーダーがおかしいのだろうと予測。 ところが何の変哲もない単純なBCD->7Segmentデコーダーが生成されているだけだった。年の桁は4桁ともどれも同じ論理になるのでまるで一緒だがセレクトされて出てくる結果が違っている。 ちょっとお手上げ状態。この続きは別スレッドで後日 |
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