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webadm | 投稿日時: 2006-8-24 5:20 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
意図したのとは違う論理合成結果 XilinxのRTL viewerで見るとBCDの年月日時分秒の各桁毎にBCD->7segデコーダーが生成されているのが容易にわかる。
AlteraでもRTL Viewerはちょと信号がばらけてしまっていて見にくいがXilinxと基本的には同じで各桁ごとにデコードされた信号を最後にセレクタで一桁だけ出力するという論理になっている。 これは意図したのとは実は違っていてリソースが無駄に使っている。HDLの記述の仕方が悪いんだろうけど。 本当は最初に表示する桁のBCD出力を1桁だけセレクトしてそれを単一のBCD->7segデコーダーを介して出力するというシンプルなものを意図していた。 うごけばいいんだけど、今になって本当はもう少し小さくなるのかもと思い始めてきた。 たぶんHDLの書き方次第で意図した通り論理合成される可能性もあるので時間が出来たらやってみるつもり。 |
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