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投稿者 | スレッド |
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webadm | 投稿日時: 2006-8-29 1:05 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
VHDL版だと入力リストにCLOCK1Mが入っていない Verilog版だと自動的にCLOCK1MがGCLK1に割り当てられているがVHDL版ではそれが無い。
よく見たらFitが失敗しているレポートになっている...orz どのデバイスにも入り切らないということだったのか。 もしかしてバグにあたってしまったのだろうか? |
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