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webadm | 投稿日時: 2006-8-29 2:15 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
ネットリストとVHDL入力で大分結果が違う 先ほどのはVHDL版で合成されたネットリスト(NGC)を入力とする新しいプロジェクトを作成しそれでFitをさせてみた場合の話でした。
今度はVHDL版でFit時の最適化方法をOptimize BalanceからOptimize Densityに変えてやってみるとやはりXC95144XL-5-TQ100にぎりぎり収まる。 しかし最高動作周波数がネットリスト入力の時よりも低い33MHzという違った結果になった。 Verilog版も同様にやってみるとこちらは34MHzとほぼ一緒の結果。 一度ネットリストを吐き出させてそれをデザイン入力とするプロジェクトを作成してデバイスにFitさせると言語入力時よりも高速に動作するという裏技がある? また新しい謎が... |
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