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webadm | 投稿日時: 2006-8-29 3:33 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
もういちどネットリストをコピーしてやり直してみた 先にFit時の最適化をDensityにして合成したVHDL版のネットリストを入力としてコピーし直してやってみたところ今度はVHDL入力のプロジェクトと同一の結果になった。これが当たり前である。
いろいろやってみたけれどももう再現しなくなった。 なんだったんだろう。 新にわかったのはVerilog版とVHDL版とで最終的にFitさせようとしたequationを見比べると大分見た目が違うという点である。 基本的には同じなはずだが記述言語によって生成される式の順序とかが違ってくるからだろう。 Technology Schematicが同一に見えるというのがそもそもバグなのだろうか? 皆目わからなくなってきた。 |
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