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webadm | 投稿日時: 2006-8-29 22:30 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
VHDL版のRTL View Verilog版が今度はCPLDにDensity優先の最適化をしない限り入りきらなくなった謎のほかにもうひとつ謎があった。
それはVHDL版のRTL viewerをみるとでてくる出力側方向にある入力はつながっているが出力がなにもつながっていない11個のゲートがあること。 ちょっと見づらいがRTL Viewを一枚に表示したもの。信号は左側から入って右側に出ていく。右側の下半分あたりに出力がつながっていないゲート配列(強調表示)がいくつかあることがわかる。 これはなんだろう。 Technology Schematicにはそうした盲腸的なゲートは現れないのでXSTのバグかRTL Viewerのバグなのかもしれない。 |
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