カメレオンUSB+ロジアナ用のISEデザインプロジェクトをオプティマイズのサイトからダウンロードして中のVHDLソースを見てみた。

見てみたところで入出力仕様とかドキュメントがあるわけでもなくタイミングチャートも無いので途方に暮れる。

VHDLソースを読んでリバースエンジニアリングするしかない。

昔本職のLSI設計者の人が言っていた「他人の書いたRTLの動作を調べるにはシミュレーターで動かして波形を見るの一番」というのを思い出した。当時はシミュレーターを使える立場でもなかったのでしかたなく机上でVHDLソースを追っかけていたが確かに正確さには欠けるし大海の荒波に飲まれるのがおちだった。

ソフトウェアの場合には性質上モジュール単体で動作させるというのがやっかいということもあってもっぱら机上で読むのが一番。なにぶんやっていることはメモリとデータの操作が主体なので時間軸上でどうのこうのというのは関係ない。最後にどうなるかが問題だしハードウェアよりはかなり読むのが易しい。

今回はシミュレーターを使ってカメレオンUSBのロジアナのデザインの動作を調べてみることにする。

とりあえずOSC_CLKに100MHzのクロックを入れておけばいいのだろうとテストベンチを作成。

早速動かしてみるとRAM_CLK以外は波形が変化しない。サンプリングを開始するには別の入力信号を与える必要がありそうだ。見るとST_STPというのがある。これをHに固定してやってみるとRAM_ADDがカウントアップし始めた。どうやらこれでサンプル開始らしい。

あとはトリガー条件を与える。デフォルトではPROBE00の立ち上がりなので適当なところでPROBE00をHに立ち上げておく。それでずっとシミュレーションを続けるとRAM_ADDが0でサンプリングが停止するのが確認できた。

VHDLのソースを見る限りトリガー条件が成立するまではRAMに再クリックにサンプルデータを格納しているので本来であればトリガーPOSITIONがCENTERやLASTであればトリガー位置より以前のサンプルデータも読み出して表示されるべきである。トリガー後継続してサンプルする長さはトリガーPOSITION設定によって変わるようになっている。

CPLDとしてはそれができるようになっていることはシミュレーションで確認できた。あとはRAMを読み出しているカメレオンUSBのファームウェアかWindows上のロジアナソフトの問題ということになる。

ひとつデザイン上で気になるのがサンプリングをST_STPをLにすることで停止させた場合、RAM_ADDも0リセットされてしまい最後RAMのどまで書いたのかわからなくなってしまう点である。マニュアルでサンプルを停止させた場合には問題なような気がする。



よく見えないけどトリガー発生後にマニュアル停止した場合の波形。RAM_ADDが0リセットされているので最後に書き込まれたアドレスがどこだかわからなくなるという証拠。