初めてModelSimを使ってみたけど、Post-Fit Simulationだからといっても論理合成されたネットリストをベースにシミュレーションするのではなくあくまでHDLで書かれたModelを使ったBehavior Simulationでしかない。

とどのつまり論理合成された細かなネットリストの信号が見えるわけではなくHDLソースにある変数や信号だけを追っかけることができるだけである。タイミング関係でModel的に現実に近くなるということぐらいの意味だろう。

なのでHDL記述仕様に関する正確な知識が無いと話にならない。

問題のSEG出力が表示桁更新時(dispselの変化時）にしか更新されないというのはデザイン上で

assign SEG = segment(dispsel);

という継続的代入文を使っているだけである。どうやら"dispselが変化した時だけ評価される"らしい。どこが継続的代入文なのだろう。これが本当はVerilog HDL仕様の忠実な解釈なのかもしれない。自分ではVerilog HDL仕様を読んだことが無いので盲点だった。

ということはAlteraのVerilogはどうなのだろう。自分的にはAlteraの方が扱いやすいのだが。

そういえばAlteraでinitialブロックを追加したデザインをコンパイルしたらinitialはサポートしていないという警告が出て無視された。Alteraの場合はすべて初期化されるので電源投入直後に任意の初期化を行うということはできないというわけだ。

Xilinxの場合はModelSimの波形に出てくるグローバルプリロードという内部信号があるらしくそれを使ってinitialを実装できる。初期化の時だけしか使われない論理を沢山入れておくというのも納得がいかないけど。そうしないとレジスタ値が不定になってしまってシミュレーションが出来ない。