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| 投稿者 | スレッド |
|---|---|
| webadm | 投稿日時: 2006-8-19 11:39 |
Webmaster   登録日: 2004-11-7 居住地: 投稿: 3088 |
原因がわからない 年の下２桁分のレジスタのイネーブル信号をRTL Viewerで見つけて波形表示に追加して最初の1usだけシミュレーションして見てみた。
 最初のGSRが100nsアサートされているので安全を見て200ns後からプリセットシーケンスを開始するように遅らせた。年の上２桁が最初にセットされ続いて下２桁がセットされるはずが変化していない。セットされるはずのCLOCK1Mの立ち上がりの前後でちゃんと下２桁のレジスタのCE信号はアサートされている...と見えたが実は立ち下がりの前後だった...orz これでは取り込まれるはずがない。 なんでずれてるんだ？ |
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| 題名 | 投稿者 | 日時 |
|---|---|---|
 ModelSim Xilinx Edition (MXE) Starterではまる |
webadm | 2006-8-17 12:50 |
| Ethernetアドレス固定でライセンスを申請する方法発見 |
webadm | 2006-8-18 5:44 |
| ModelSimはやっぱりModelSimだった |
webadm | 2006-8-18 23:28 |
| 論理合成後のモデルを使えばいいのか |
webadm | 2006-8-19 0:32 |
| GSRってglobal system resetか |
webadm | 2006-8-19 0:50 |
| だんだんわからなくなってきた |
webadm | 2006-8-19 2:57 |
| Re: 論理合成後のモデルを使えばいいのか |
marsee101 | 2006-8-19 5:18 |
| ISE 8.2iにアップグレードしてみた |
webadm | 2006-8-19 10:55 |
| でもやっぱりおかしい |
webadm | 2006-8-19 11:05 |
| » 原因がわからない |
webadm | 2006-8-19 11:39 |
| 原因がわかった |
webadm | 2006-8-19 11:55 |
| 10MHzでのテストベンチならOK |
webadm | 2006-8-19 12:11 |
| Re: 10MHzでのテストベンチならOK |
marsee101 | 2006-8-19 15:29 |
| なるほど |
webadm | 2006-8-19 20:33 |
| 20MHzでも余裕でうごくことが判明 |
webadm | 2006-8-22 5:08 |
| Re: 論理合成後のモデルを使えばいいのか |
webadm | 2006-8-19 12:23 |
| インストールドライブがC決め打ちのソフト |
webadm | 2006-8-22 17:54 |
| VerilogかVHDLか |
webadm | 2006-8-31 10:42 |
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