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投稿者 スレッド
webadm
投稿日時: 2006-8-19 11:55
Webmaster
登録日: 2004-11-7
居住地:
投稿: 3088
原因がわかった
ModelSimの前出の波形を見てなぜかSELECT入力の変化タイミングがずれているのが気になった。

そしてカーソルを表示させてCLOCK1Mの周期を測ったら100nsだった。む、20MHzじゃない。

思い出した、ISE 8.1iの時にPost-Route Simulationでタイミング違反が出たようなのでクロックを下げようと半分の10MHzにしたのだが他の入力信号のタイミングは20MHzのままだった。

なら1つおきにしかCLOCK1Mの立ち上がりタイミングに遭遇しないわけだ。

がっくし、いろいろ試行錯誤してやるのもいいけどこういう墓穴を掘る危険も高くなる。

すべてはISEが悪いのだと責任転嫁。
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題名 投稿者 日時
   ModelSim Xilinx Edition (MXE) Starterではまる webadm 2006-8-17 12:50
     Ethernetアドレス固定でライセンスを申請する方法発見 webadm 2006-8-18 5:44
       ModelSimはやっぱりModelSimだった webadm 2006-8-18 23:28
         論理合成後のモデルを使えばいいのか webadm 2006-8-19 0:32
           GSRってglobal system resetか webadm 2006-8-19 0:50
             だんだんわからなくなってきた webadm 2006-8-19 2:57
           Re: 論理合成後のモデルを使えばいいのか marsee101 2006-8-19 5:18
             ISE 8.2iにアップグレードしてみた webadm 2006-8-19 10:55
               でもやっぱりおかしい webadm 2006-8-19 11:05
                 原因がわからない webadm 2006-8-19 11:39
                 » 原因がわかった webadm 2006-8-19 11:55
                     10MHzでのテストベンチならOK webadm 2006-8-19 12:11
                       Re: 10MHzでのテストベンチならOK marsee101 2006-8-19 15:29
                         なるほど webadm 2006-8-19 20:33
                       20MHzでも余裕でうごくことが判明 webadm 2006-8-22 5:08
             Re: 論理合成後のモデルを使えばいいのか webadm 2006-8-19 12:23
     インストールドライブがC決め打ちのソフト webadm 2006-8-22 17:54
     VerilogかVHDLか webadm 2006-8-31 10:42

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