ModelSim Xilinx Editionをインストールする際だったかにVerilogかVHDLどちらか一方を選択しなければならない。

実はここでどちらかに決めたとしてもISE自体で選択した方で書かれたデザインしかまったくシミュレーションできないという意味ではないということが使ってみて判明した。

ModelSimでどちらか一方を選択したとしてもPost-Fit Simulationであればどんな言語でも可能である。シミュレーションする対象のネットリストやデバイスシミュレーションモデルとして選択した言語のものを使用するということだけである。

実際にPost-FitシミュレーションしてみるとISEはModelSimシミュレーション用にVerilogかVHDL形式でデザインのネットリストとテストベンチソースコードを吐き出してModelSimに渡す。なのでVerilogを選択したからといってまったくそれ以外の言語で書いたデザインや複数の言語が使用されているデザインとかのシミュレーションが出来ないわけではない。

できないのは選択した言語で書かれたデザインのソースコードレベルのデバッグをが伴うBehavioral Simulationだけである。