ISEのXSTでの合成したネットリストには何故か16bit長なはずのdispcntレジスタが5bit分しか表示できない。dispcnt[4:0]というのが表示可能なバス信号としてリストに載っているがこれでは全然足らない。実際には最低でも511までカウントするので9bitは無いといけない。FFは実際16bit分ありその信号は個々に観測することができるがばらけている。

今まで気づきもしなかった。

実際にばらけたFFの出力dispcnt<?>.Qを見てみると9bit分がカウントアップしてall 1になったところで0に戻るというのを繰り返している。

dispcnt[4:0]というのはどっから来ているのだろうか？

テストベンチを修正してsetup時間を長くすることによってModelSimで出ていたhold time違反は出なくなった。

でもVeritakの方は変わらずに同じ内容が同じ箇所で出ている。

よく両方の波形を見比べると微妙にヒゲの出ているタイミング関係が違っている。ModelSimの場合はVeritakでFAILSが出ているレジスタに関しては確かにヒゲが出ているがクロック立ち上がりから4ns後でありhold timeの3.5nsは侵していない。ところがVeritakの方はクロックの立ち上がりから0.5ns後に入力が0から１に変化しているので3.5nsのhold timeに違反している。



上がModelSimの波形、下がVeritakの波形。ヒゲの発生条件は同じだがカーソルでタイミング関係を測ってみるとCLK立ち上がりからのヒゲまでの間隔が１桁違っている。




この違いはどっから来るのだろう？

またしても謎がつきない。