せっかくダウンロードした菅原システムのVeritak Verilog HDLシミュレータをVHDL->Verilog変換だけに使うのはもったいないのでシミュレーションにも使ってみた。

既にModelSimでシミュレーションしてあればテストベンチのVerilogソースコードがISEのプロジェクトディレクトリに自動生成されて.tfwというファイルタイプで存在するはずなのでそれを.vファイルタイプのものにコピーして保存する。

あとはVeritakのprojectを作成しテストベンチのVerilogソースとテスト対象のVerilog Moduleソースを順番にAddしてsave project。

あとはLoad Projectで作成したプロジェクトファイルを読み込めば一瞬のうちにコンパイルされてシミュレーション準備完了。

特になにもしなくてもGoとやればシミュレーションが開始されテストベンチの最初のブレークポイント($stop)で停止するはず。再度Goすればマニュアルで停止するまでシミュレーションが永遠に実行されることに。

Veritakはシミュレーションが高速なだけでなくすべての信号（モジュール内のreg変数やwire変数まで）波形をファイルに圧縮保存しているので他のシミュレータのように観測したい波形をあらかじめ観測した事象が発生する前に波形表示するように設定しないといけないという面倒な事は不要。目的の事象が発生した頃を見計らって波形表示指定すればファイルから取り出してそれまでの波形をすべて観測することができます。

これは特に問題の事象を見つけてからその前後での関連する他の内部信号を見る必要性が生じた時にシミュレーションをやり直す必要がないのがいいよね。



特に取り扱い説明とか読まなかったけどちょっとの間試行錯誤したらシミュレーションが簡単に出来てしまった。良くできている。

試用は１６日間だけだけど実力を評価するには十分すぎる期間。

ライセンス料も１ライセンス$50からなので価格も大変良心的ですぐれたシミュレーターであると実感。

ちょっと気になるのがバグなのか仕様なのか波形を表示した後では現在値を除いて既に表示されているバス信号の値のフォーマットが変更できない点。最初から波形表示に挿入してフォーマットを設定しておけば以降は波形上にもそのフォーマットで表示されるんだけどね、後からは変更がきかないらしい。