無償版のMax+plus IIではAHDLと回路図入力しかできないのでなんだかなぁとおもっていたら、実は昔から他のデザインツールのデザインを持ち込んで古いFPGAやCPLDにマッピングできることが判明。

デザインツールのほとんどは新旧のデザインを新旧の他のデバイスにリマップできるように最低でもIEDFフォーマットでコンパイル済みのネットリストを他のデザインツールに渡すことができる。Max+Plus IIでデザインしたものはIEDFかVHDLかVerilogフォーマットのいずれかでネットリストをはき出させることができるのでそれをMax+Plus IIではサポートしていない他のデバイスにマッピングするにはそのデバイスをサポートしたデザインツールにはき出したネットリストかHDLソースを食わせてやればよいといことに。

はき出されたものは論理圧縮されたネットリストなのでVHDLやVerilogの形式をとっていても可読性は皆無。それでも新しいデバイスや他のデバイスに古いデザインを移行できるのはいいことだ。

逆にQuartus IIでVHDLやVerilogでがりがりRTLを書いたのをネットリストに落としてからMax+Plus IIに食わせてQuartus IIがサポートしていない古いデバイスにマッピングさせて使うことも出来る。