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| 投稿者 | スレッド |
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| webadm | 投稿日時: 2006-5-4 22:46 |
Webmaster   登録日: 2004-11-7 居住地: 投稿: 3088 |
Poorman's Byteblaster II Rev 1.2 回路図（参考用） 以前公開したトランジスタだけで出来た拙作のプログラミングケーブルをその後判明したいくつかの問題点を改良しRev1.2としてアップデートしました。
Poorman's Byteblaster II Rev 1.2 回路図(PDF) Poorman's Byteblaster II Rev 1.2 基板配線図(PDF) Poorman's Byteblaster II Rev 1.2 Eagleプロジェクトファイル(ZIP) 以下は現在の概観。手間を省くために定数を変更した抵抗とかは部品面の前の抵抗は切り取って配線面に半田付けしていたりします。図面には無いトランジスタが１個余分に載ってますが今はどこにもつながってません。  裏の様子。ブレッドボードでは良い結果が出ても必ずしも実際の基板に反映しても同じ結果とはならないためもうひどいことに。  動作確認したのは、 トラ技付録MAXII CPLD基板(3.3v/2.5/1.8v動作)： ○MITOUJTAGトラ技評価版の全機能 ○Quartus II 5.1/6.0でのAutoDetectおよびProgramming ○Jam STAPL PlayerでのIDCODE 自作EPF10K10-84ボード(5v/3.3/2.5v動作）： ○MAX+PLUS IIでのJTAGおよびPSモードでのProgramming ○Quartus II 5.1/6.0でのJTAGおよびPSモードでのProgramming ○Jam STAPL PlayerでのIDCODE ○MITOUJTAGトラ技評価版でのCheck chain/Sample/IDCODE/freerun/ロジアナ等 ARM EVALUATOR-7Tボード(3.3v動作)： ○Jam STAPL PlayerでのIDCODE ○Quartus II 5.1/6.0でのAutoDetect ○MAX+PLUS IIでのIR長検出 ARM EVALUATION BOARD(AEB1 5.0v動作): ○Jam STAPL PlayerでのIDCODE ○Quartus IIでのAutoDetect ○MAX+PLUS IIでのIR長検出 ○MITOUJTAGトラ技評価版でのIDCODE AtmarkTechno SUZAKU-Sボード(Xilinx Spartan3 XC3S1000 2.5v動作）： ○Jam STAPL PlayerでのIDCODE ○Quartus IIでのAutodetect ○MAX+PLUS IIでのIR長検出 Xilinx CPLD Design Kit(XC2C256-TQ144+XC9572XL-vg44 3.3v動作） ○Quartus IIでのAutodetect ○Jam STAPL PlayerでのIDCODE Xilinx Spartan3e Starter Kit(XC2C64A+XC3S500E+XCF04S 3.3V動作) ○Quartus IIでのAutodetect ○Jam STAPL PlayerでのIDCODE トラ技付録MPS430基板(1.8〜3.6v動作） ○Quartus IIでのAutodetect(UNKNOWN_NO_JTAG_ID) ○Jam STAPL PlayerでのIDCODE(No IDCODE Support) 以前に公開したものよりも出力波形のレベルが適正値により近くなりました。それでもターゲットが5vの場合、3vまでしかでません。ターゲットが3.3v以下ではほぼfull swingに近くなりました。 制限事項としてTCK/DCLK出力信号が常時出力イネーブルとなっています。なのでプログラミングケーブルだけでコンフィグレーションする場合にはつなぎっぱなしでもよいですがコンフィグレーションデバイスを使用する場合にはターゲットからはずす必要があります。 Rev 1.2でやっと1.8vでも安心して使えるようになりました。実力的には1.2vでも利用可能。 |
| webadm | 投稿日時: 2006-5-26 11:24 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
Rev 1.0から1.1への変更点 Rev 1.1での変更点。
(1) ベース電流制限抵抗値の変更 回路図上は22Kだが実際に作成した基板では10Kが実装されていたことが発覚。後にこの抵抗値を下げることで出力波形のHighレベルをVccに近づけることが可能であることが判明。最終的に調整した結果1Kに全て(R6,R2,R10,R14,R22)変更。 出力イネーブル用のトランジスタのベース電流制限抵抗はRev 1.0では1kを使用していたが、上記の変更に伴い調整の結果10kが好ましい結果を得ることが判明し全て(R8,R4,R12,R16,R24)変更。 (2) プリンターポートからの給電検出回路追加 ALTERAから提供されている各種プログラミングケーブルを利用するツールでByteBlaster IIと同じように出力イネーブルとなるように知られていなかった給電信号ピンをサポートするように変更。Rev 1.0ではnCEピンを使用していたが、これではByteBlaster IIとは互換性が無いことが判明したため。 (3) TCK/DCLK用3state出力バッファを常時出力イネーブルに変更 JTAGの動作に最も影響が大きいTCKのHighレベルを可能な限り高くなるように出力イネーブルバイアス電源をVccからとるように変更。これによりターゲットVccが5.0vの時には約3.0vの出力波形が出るようになった。Rev 1.0では2.0vをやっと超える程度だった。 (4) 各スイッチングトランジスタの給電部分にデカップリングコンデンサを追加 (5) 入力信号バッファの入力にpull up抵抗追加 Byteblaster IIでは弱いpull up抵抗が付いていてTDO等の3state出力信号でもfloatingにならずHに保たれていることが判明。 (6) TCK/DCLK出力の300pコンデンサを削除 出力波形の改善によって必要以上に出力に容量負荷を与えて波形を鈍らせると返って誤動作につながることが判明した。 (7) 入力信号バッファの終段トランジスタの給電をVccではなくプリンターポート給電で制御されたドロップダウン電源を使用するように変更。 既知の問題点： (a) TCK/DCLK出力信号が常にイネーブルとなる PCと接続していない状態でもTCK/DCLK出力信号はプログラミングケーブルからドライブされた状態になる。これは信号品質を確保するための暫定的な変更による副作用。コンフィグレーションデバイスが実装された状態でプログラミングケーブルを接続するとデバイス側の出力と衝突する。 (b) ターゲット電源が5.0vではまだ信号品質が十分ではない ターゲット電源が3.3vの場合はプリンターポートの出力レベル以下になるので十分出力信号をfull swingでドライブできるが、5.0vではターゲット側よりもプリンターポートからの入力レベルが低くなるためどうしてもプリンターポートの入力レベルよりわずかに低い電圧までしかドライブできない。そのため3.0vがMaxとなり、依然としてマージンが少ない。負荷が大きい場合は信号品質が更に悪化する可能性が高い。 (c) レベル変換が完全ではない 当初はDC-DCコンバーターを内蔵するか外部給電もしくはプリンターポートからの給電でターゲットとPCとの間の信号レベル変換を併せて実現するつもりだったが、プリンターポートからの給電電圧が低いのと電力がほとんどとれないことから完全なレベル変換だけでなく、双方向でむしろ信号を減衰させる形になってしまっている。最低限ターゲットの許容レベルを超えるレベルを出力する心配はないものの、既にテスト済みの5.0vと3.3vから更に低いターゲット電圧ではPC側への出力信号レベルが不十分になる可能性が大である。 |
| webadm | 投稿日時: 2006-7-18 3:01 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
動作確認電圧の追加 MAX IIで3.3v動作以外に2.5vと1.8vでの動作実績を追加。
同様にFLEX10Kで5v動作以外に3.3vと2.5vの動作実績を追加。 |
| webadm | 投稿日時: 2006-7-18 6:12 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
Xilinx Spartan3 XC3S1000の動作実績を追加 2.5vでの動作がまともそうなので手元のAtmarkTechno製SUZAKU-Sボード(Xilinx XC3S1000 2.5v動作）につないでみて動作を確認。
IDCODEやIR長読み出し、JTAGリセットによるBootloaderリセットスタートは問題無い模様。 ALTERAケーブルを使用してXilinx FPGAをプログラミングするツールが無いためそれ以上は未確認。 |
| webadm | 投稿日時: 2006-7-25 11:58 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
REV 1.1から1.2への変更点 REV 1.2ではそれまであった1.8VでのMITOUJTAGトラ技評価版でTDOサンプリング誤りが生じる問題を解決。
○ 受信バッファの終段トランジスタの電源をドロップダウンせずに直接LPT_POWERから給電するように変更。 |
| webadm | 投稿日時: 2006-7-30 5:03 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
Xilinx CPLD Design KitとSparan3E Starter Kit XilinxのCPLD Design KitとSpartan3E Starter Kit基板での動作実績を追加。
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| webadm | 投稿日時: 2006-12-11 21:13 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
トラ技付録MSP430基板 JTAGとして基本的につながっているようだ。
IR長は８でIDCODEはサポートしていないらしい。 それ以上の事はデータシートにもドキュメントにも書かれていない。たぶんそうなのだろう。 引用： ****************************************************************************** |
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