無償版のMax+plus IIではAHDLと回路図入力しかできないのでなんだかなぁとおもっていたら、実は昔から他のデザインツールのデザインを持ち込んで古いFPGAやCPLDにマッピングできることが判明。

デザインツールのほとんどは新旧のデザインを新旧の他のデバイスにリマップできるように最低でもIEDFフォーマットでコンパイル済みのネットリストを他のデザインツールに渡すことができる。Max+Plus IIでデザインしたものはIEDFかVHDLかVerilogフォーマットのいずれかでネットリストをはき出させることができるのでそれをMax+Plus IIではサポートしていない他のデバイスにマッピングするにはそのデバイスをサポートしたデザインツールにはき出したネットリストかHDLソースを食わせてやればよいといことに。

はき出されたものは論理圧縮されたネットリストなのでVHDLやVerilogの形式をとっていても可読性は皆無。それでも新しいデバイスや他のデバイスに古いデザインを移行できるのはいいことだ。

逆にQuartus IIでVHDLやVerilogでがりがりRTLを書いたのをネットリストに落としてからMax+Plus IIに食わせてQuartus IIがサポートしていない古いデバイスにマッピングさせて使うことも出来る。

無償のMax+plus II baseline editionではVHDLやVerilog-HDLによる論理合成ができないが、別途Max+plus II Advanced Synthesisという無償ツールをダウンロードすると既にbaselineを使っていればVHDLやVerilog-HDLで論理合成することは可能らしい。

といってもQuartus IIやISEみたいに統合化されるわけではなくあくまで別アプリケーションなので今では使い辛いかもしれない。古いALTERAのデバイスならばMax+plus IIは扱いも簡単だしコンパイル時間も早いし捨てがたい人気がまだあるらしい。

XilinxのISE 8.1iも最近インストールしてみたもののMax+plus IIに慣れるとちょっと複雑で簡単なソースのコンパイルからマッピングもえらい時間がかかるのが気になる。昔からそうだった気がする。昔同じフロアーでXilinxのLCA（古）のマッピングやってる技術屋さんが一番早いPCでも一日かかるとかやっていたのを思い出す、やるたびに乱数使うので結果が微妙に違うとか聞いていた。

今はさすがにそんなことないだろうけどね。伝統は今も息づいている。