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webadm | 投稿日時: 2008-9-24 6:18 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3091 |
QuartusのState Machine Viewer ゲートタイムが短いのはRTL記述でパラメータ定数が間違っていたのが原因だった。修正してシミュレーションをやり直すとちゃんと80msecになった。
シミュレーション結果を良くみるとFREQUENCY COUNTER制御信号のうちRESET信号が極性が逆になっていることが発覚。 RTL記述では他の制御信号と同様に正論理で書いているのだが何故そうなる? と思って超わかりづらいQuartusのState Machine Viewerを眺めていて気づいた。 RTL Viewerで当該State Machineのネットリストを見ると。 すなわちQuartusではステートマシンの状態ビットS0,S1,S2,S3をそれぞれダイレクトにRESET,PRESET,CE,LOADの4つの制御信号として出しているということである。しかしState Machineのエンコーディング表を見るとS0は状態S0の時のみ0でそれ以外1なので負論理である。本当は符号反転しないといけないのではないだろうか? 論理合成のバグか? またいきなり当たったのか? Quartusのバージョンは最新の8sp1なのだが。 |
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