今度はHDLでデザインをインプットしてみた。

とりあえずALTERA独自のAHDLで。今回のレベルだとPLDのコンパイラでも扱える規模なのでHDLが役不足気味ではある。まずはウォーミングアップなのでいいとしよう。回路規模が大きくなるにつれ小さなPLDではすぐ入り切らなくなりCPLDかFPGAの出番になる。その時点でもまだ回路図入力は慣れていれば手堅い方法だけど修正時の手間とかミスとかを考えるとやはりHDLが良い。

AHDLで入力したジャンケン装置のデザイン

回路図入力の時と同じ要領でシミュレーションで確認してみた。
ちょっと回路図入力の時と違って見えるのは信号の順序が違っているため。

AHDLで書いたジャンケン装置のシミュレーション結果

レポートファイルを見ても回路図入力の場合とほとんど変わりないことがわかる。合成されたロジックはまったく一緒である。なので入力の手間やメンテナンスの手間を考えるとHDLが楽なのは確か。

AHDLで書いたジャンケン装置のFPGAマッピングレポート

残念ながらどんな入力手段を使おうともソースファイルの変更管理は設計者自身でやらないといけない。今時のソフトウェア開発ツールならリビジョン管理ツールと連携して変更する前の版に戻したりとかできるが今のところデザインツールでそうしたことがサポートされているものを知らない。なのでうっかり消したり、間違ったまま保存して上書きしてしまうと、二度と元の内容は取り戻せないので細心の注意が必要である。これはなんにでも言えることだが。