MAX+PLUS IIのAHDLとQuartus II 6.0でのVerilog HDLで同じ機能と構造の万年カレンダー時計をコンパイルした結果、最適化オプションとかの設定が違うせいもあるのか、AHDLの方が少ないLE数ですんでます。

Verilog HDLの方は別にこの程度ならば複数ファイルに階層構造にしなくても良いので扱いやすいですね。

AHDLはどうしてもインスタンス使うと別ファイルをインクルードしないといけないし。

今度はVHDLで書いてみよう。

AHDLからVerilog HDLへの書き換えの参考にしたのは、「VHDL,Verilog,AHDLによるデジタルシステム設計」という原田豊さん著の丸善から出ている本です。これは現在ALTERA使っている私にとってはロゼッタストーンを発見したような感じの画期的な書物です。プログラミング言語を覚えるときそうでしたが、ひとつ知っている言語で書かれたものを新しく覚えようとする別の言語で書き直すと覚えが早かったようです。

それとは別に１０年以上前に買ってそのまま黄色く変色してしまったCQ出版のDESIGN WAVE book 2「Verilog-HDLによるトップダウン設計」というのも付録の文法のところだけ参考にしました。中身の方はすいません、難しくて未だによく理解できません。この本はいくつかの小規模なコントローラー（マイクロシーケンサーやビットスライスシーケンサー）を扱っているので大変勉強する価値があるのですが、未だキャッチアップできてません。もう少し順序回路やステートマシンの基礎をたたき込まないと。でもこの本、発行されたのは一昔前ですが内容は今でも十分新しいですね、最後の裏表紙の広告に当時買って今になって使い始めたFLEXデザイン・キット/CQ版が載ってたりします。49,000円だったのね。

他にもVHDL関係の教科書は洋書とか１０年前に買い集めたものがありますが、やはり本だけ読んでもちっとも身に付かないですね。教養程度にもならないので、実際に興味のあるものを書いてシミュレーションして実際に実機で動かしてみるのが一番なようです。

VHDLは北米では国防省の開発品とか政府調達品とかでは標準なので北米では良く見かけますね。仕事でもソフトの問題だと思ったらRTLのバグの疑いが濃厚になって、終いには習いもしないVHDのLソースを読んでバグを追っかけたことも。そのVHDLのソースかなり可読性が悪かった記憶があります。まるでネットリストを追っかけているようなことが多かったですね。本職の人は何かデザインツールとか使って簡単に追跡できるのかもしれません。結局本職の人が偶然原因を見つけてくれて命拾いしたことが。あのまま追っかけてたら病気になって寝込んでいたかも。