とりあえずどのぐらいの規模になるのかお手並み拝見ということで単一のCASE分で当該ブロックIPリストを列挙してフィルタ判定出力を得るというデザインを入力。

２０００件近くになるので、ブロックリストのIPアドレスからWHEN H"xxxxxxxx" => FILTER=VCC;
という行を生成する簡単なCプログラムを作成し出てきた出力内容をデザインにコピーペーストするということでソースは完成。

コンパイルしてみるとMAX+PLUS IIでも異様に時間がかかるが、5300LEも必要とするので複数FPGAが必要とのこと。そんな大きなデバイスはMAX+PLUS IIではサポートされていない。

Quartus IIにプロジェクトをコンバートして再度やってみると、こちらはMAX+PLUS IIよりもはるかに時間がかかる。42%ぐらいで止まったのかと思われたか、忘れた頃に80%まで推移、そしてまた止まってしまったかのように先へ進まず。どうもコンパイルに関してはいろいろ余分なことをやっているのでMAX+PLUS IIより大変時間がかかるらしい。RTL viewerとかのための情報も生成しているからね。

結局40分ぐらいかかって同じような規模を必要とする結果に。

そしてRTL Viewerでみてみると、なんのことはない32bit単位で照合する回路がブロックするIPアドレス件数分あって最終的にその出力をORしているだけ。全エントリ照合というやつね。ははは。
圧縮はなにもされていなかった。

メモリを使ってソフトで順次比較するよりは高速だけど。