フラット表示 | 前のトピック | 次のトピック |
投稿者 | スレッド |
---|---|
webadm | 投稿日時: 2006-8-17 23:37 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
Xilinxのレジスタ固有の話だったらしい 最初に表示される桁が正しくデコードされない原因はXilinxのレジスタ固有の問題だったらしい。
ALTERAの場合はレジスタは単純にD-FFなのでクロックに同期して出力が更新される。 それに対してXilinxのレジスタはD-FF内部の後段の出力ラッチをCE(Chip Enableというらしい)によって更新するかしないかを制御できる。これによって高速なクロックを用いていても後段のラッチが変化するのは必要な条件だけにすることができる。 実際RTL Viewerで見るとCEは条件付きでそれぞれenbaleになるように論理合成されている。おそらくその条件として表示桁の変化や秒替わりが含まれているだろう。 ならば表示桁制御のカウンター初期値を最初のクロックの立ち上がりで表示桁が更新されるようにすれば誤った値が表示されるのは最初のクロックの立ち上がりまでの間に限定される。 実際にデザインをそのように修正してみたところ意図した通りに動くようになった。 最初シミュレーション時間が早いだろうとBehavior Simulationをしようとしたら永遠に応答が無いので使えないということが判明。 ISE SimulatorのBehavior Simulationは本当にモジュールの入出力しか見ることができないのでほとんど使えない。 Post-fit Simulationは内部のレジスタや変数だけは見ることはできるがそれ以外の内部信号は見ることができないのでAlteraと比べるとかなり使えない。 たぶんModelSimならば任意のネットリストを見ることができるとは思うが。とりあえずCドライブをなんとか用意しないとライセンスが...コンパクトフラッシュを買ってこようかな。 |
フラット表示 | 前のトピック | 次のトピック |
投稿するにはまず登録を | |