フラット表示 | 前のトピック | 次のトピック |
投稿者 | スレッド |
---|---|
webadm | 投稿日時: 2006-8-19 21:35 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
Xilinxデバイスをターゲットにした場合のまとめ Alteraで動作確認済みのHDLソースはそのまま修正なしでXilinxのISEでCPLD/FPGAのどちらでもエラー無しでコンパイルできます。特にAltera固有のライブラリや機能に依存していないからです。
しかしまったく同じように動いてくれるわけではありませんでした。 XilinxのFPGA(Spartan2E:xa2s50e-6tq144)をターゲットにした場合は以下の1点を除きAlteraのFPGAと同様に動きます。 ・コンフィグレーション後直後から100nsの間はグローバルシステムリセット期間なのでレジスタは0かデザイン時に指定された初期値に強制的にセットされるのでその間回路としては動作しない。シミュレーションの入力波形は少なくともこの期間の後に与える必要がある。 Xilinxの場合はUser Constrainで動作周波数をちゃんと指定しないと配線をさっと済ませてしまうので配線遅延が大きくなりAlteraよりも遅い回路になってしまいます。ちなにみFPGAの場合はCPLDと違って最大動作周波数とかを教えてくれないのでUser Constrainで指定するか実際にPost-Route Simulationをしてみるまでは意図したクロック周波数で動くかどうかはわかりません。 XilinxのCPLD(CoolRunner II:XC2C256-6-VQ100)をターゲットにした場合は、SRAMベースのFPGAとはアーキテクチャが異なるため以下の1点を除きAlteraのFPGAと同様に動きます。 ・電源立ち上がりから100nsの間はグローバルプリロード期間なのでレジスタは0かデザイン時に指定された初期値に強制的に固定されるのでその間回路としては動作しない。シミュレーションの入力波形は少なくともこの期間の後に与える必要がある。 XilinxのCPLDの場合はUser Constrainを指定しなくてもきっちりそれなりの最大周波数で動くように配置配線してくれます。なにもしなくても最大動作周波数が50MHzを超えました。 最初GSRやらGPRLDとかのXilinx特有のアーキテクチャを知らなかったため意図した通りの動作をしてくれず悩みましたが、デザインを変更しなくてもシミュレーション上は同じように動いてくれることがわかって一安心。 |
フラット表示 | 前のトピック | 次のトピック |
投稿するにはまず登録を | |