フラット表示 | 前のトピック | 次のトピック |
投稿者 | スレッド |
---|---|
webadm | 投稿日時: 2006-8-26 0:16 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
Xilinxのちょっと納得がいかない点 Xilinxの合成結果をRTL Viewerで見てみるとやっぱり納得いかない点がある。その最たるものはnDIGIT出力の生成でdispselのデコード出力とゼロサプレスの有無でビットをORする論理が冗長である点。たとえばゼロサプレスが行われない桁のnDIGITでも以下のようにゼロサプレスの有無の信号を入力とする論理が生成されている。
よく見るとわかる通りゼロサプレスを左右する信号の状態に無関係にdispselのデコード信号がそのまま出力になるだけの論理である。ただの信号中継的な意味しかない。 ゼロサプレスが関係する5つの桁については以下のような論理が入っていてゼロサプレスの条件が出力を左右している。 なのでdispselのデコード出力(14本)とゼロサプレスのマスクを論理和するだけのために全部で5x14=70ものLUTが使われている勘定になる。70のうち5つを除いては単に信号を中継してディレイをそろえているだけである。 やはり贅沢にLUTを使えることを前提にした論理合成と言える。 ALTERAの場合は、14+5=19のLUTしか使われていない。そのためXilinxよりも一見すると総LUT使用数は少ないように見える。 しかしXilinxのTechnology mapを見るとRTL Viewerで見たのとは似ても似つかぬネットリストを見ることができる。実際にデバイスにマップされる時点でdispselデコーダーとゼロサプレス論理はAlteraの場合とほぼ似たような感じで最小数のLUT上にマップされていることがわかる。基本的に4bitのdispselの値から各nDIGIT信号用のイネーブル信号が生成されそれと併せてゼロサプレス条件が必要なビットだけ加味されて最後全部インバーターを介して極性反転して出て行く感じになっている。 これはRTL Viewerで見たのとかかなりイメージが異なるので慣れないとXilinxのXSTはかなり頭悪いんじゃないのとあらぬ疑いをもってしまいそうである。最終的にTechnology mapを見ないと意図した通りになっているかどうかは判別つかないということで。 |
フラット表示 | 前のトピック | 次のトピック |
投稿するにはまず登録を | |