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webadm | 投稿日時: 2006-8-29 0:05 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
RTL Viewerでみても違いがわからない VHDL版とVerilog版でそれぞれ合成されたネットリストをRTL Viewerで見比べてみても目立った違いは見あたらない。
レジスタ構成は同じ、加算器と比較器やMUXの数も同じ。多少RTL Viewer上での配置の位置関係は違うけれども基本的には同一構成に見える。 あとは小いさなMUXやAND/OR論理の違いだろうか。 と思って論理合成レポートを見比べてみたら一個ROMの幅が違うのを発見。 VHDL版だと Found 8x1-bit ROM for signal <$mux0002> created at line 168. なのが、Verilog版だと Found 8x2-bit ROM for signal <$rom0000>. になっているしかしVerilog版の方がROMサイズが大きいのに逆にプロダクトタームは少ないというのはどういうことだろう。 しかしそれ以外はレポート内容はまったく同一。 問題となる8x2のROMは年から閏年判定を行う論理の一部を構成するがVerilog版とVHDL版とで明らかに合成結果が違う。 Verilog版では3入力2出力のROMになっているが実際には3入力1出力のMUXで出力がその先の論理で正負2つの入力論理に枝分かれしていた。ちょっと釈然としない表示のされかたではある。 VHDL版では3入力1出力のMUXとしてVerilo版と同じ論理で合成されていて実質はVerilog版とまったく同じ。 少なくともHDLからの論理合成したネットリストは意味的にはまったく同じだと言ってよい。するとデバイスへのマッピングおよびFit時に微妙なネットリスト構成の違いが違いが出たとしか言いようがない。 |
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