フラット表示 | 前のトピック | 次のトピック |
投稿者 | スレッド |
---|---|
webadm | 投稿日時: 2006-8-29 1:41 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
Coolrunner 2ならほぼ同じ Verilog版はX9500やCoolrunner 2をターゲットにするぶんにはVerilog版よりもむしろ使用リソース数が少しちいさくなるがX9500XLをターゲットにするとリソース数が増大してFitに失敗するという違った結果になることが判明。
やはりバグか。なぜ記述言語の違いで結果がこうも違うことになるのか謎 VHDLはかなり記述に忠実にネットリストが合成されるがVerilogだと少し意図しない形になっている、その分Verilogで書いたほうがプロダクトターム数が増えている。しかしTechnologu Schematicで見比べる限りは頭からしっぽまでネットリスト的にはまったく同一。 デバイスへのFit時に言語の違いが影響するように見える。 よく見るとX9500XLへのFitの際にはログに出てくるメッセージの内容がX9500の時とかなり違っている。特にequationの数が何故かX9500の時は129だったのがX9500XLになると135に増加している。どうもFit時のデバイス固有の最適化が悪さしているように見える。 |
フラット表示 | 前のトピック | 次のトピック |
投稿するにはまず登録を | |