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webadm | 投稿日時: 2006-8-29 12:07 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
今度はVerilog版が大きくなった 10月の判定部分をなおしたところどちらもX9500XLではSpeed優先だとどのパッケージにもFitしなくなった。
X9500ではVerilog版はXC95288-10-HQ208にVHDL版はXC95216-10-PQ160にFitした。今度はVerilog版が少しがさばる結果となった。 確かに今度はRTL Viewerでみると少し様子が違う。 けれどもTechnology Schematicだとまったく同一に見える。 XilinxのXSTはHDLからの論理合成時に最初からfan outを低く抑えるようなネットリストを生成しているように見える。Alteraの場合はそのあたりはお構いなしで圧縮するだけ圧縮してあとはFit時にどうにかするという感じ。考え方がまるで似てない。 やはりこれだけ言語によって違うが出る理由が依然として謎。 |
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