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webadm | 投稿日時: 2006-8-31 5:23 |
Webmaster 登録日: 2004-11-7 居住地: 投稿: 3088 |
XC9500では動かないかも XilinxのCPLD XC9500シリーズにも収まることは収まるのですが、実際にPost-Fit Simulationをしてみたところどうやら一部の年月日時分秒のFF内でhold timeバイオレーションが出て誤動作する可能性が濃厚です。
# ** Error: C:/Xilinx/verilog/src/simprims/X_FF.v(94): $hold( posedge CLK:702500 ps, posedge I &&& (in_clk_enable1 == 1):704 ns, 3500 ps ); # Time: 704 ns Iteration: 7 Instance: /test/UUT/\YEAR<7>.REG\ 以前Coolrunner-IIでしかPost-Fit Simulationは問題なかったのと今までCPLDではやってなかったので気づきませんでした。 なぜholt timeが足らなくなるのかFFのシミュレーションモデルの内部信号を見ると確かにCLKが立ち上がってすぐに内部の入力が変化しているため出力が不定になってしまっています。プリセットシーケンスで入力が変化するというのはおかしな話ですが謎です。 Verilog版でもVHDL版どちらもXC9500シリーズはだめでした。 XC9500XLシリーズはどれも入りません。XC9500XVシリーズだとXC95288XV-6-CS280で容量的にもスピード的にも余裕でCoolrunner-IIと同じようにPost-Fit Simulationも通ります。 デバイスに収まるけどまともに動かないという事態に陥ったら手もつけられないですね。 |
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