基本的にVerilogを選択してModelSimをインストールしてあればModelSim用のPost-Fit Simulationモデルを借用してVeritakでシミュレーションを行うことは可能なはず。

実際にやってみたら簡単に出来た。

Behavioral Simulationとの違いは、veritakのprojectでシミュレーション対象のVerilog Moduleソース(calendar.v)の代わりにISEのnetgenがModelSimでのPost-Fit Simulation用に生成したtiming modelネットリストファイル(netgen/fit/calendar_timesim.v)を指定し、最後にModelSimのディレクトリにあるXilinx用ライブラリディレクトリ(Xilinx\verilog\src\simprims)をAdd lib dirします。topはBehavioral Simulationで用いたのと同じテストベンチのVerilogソースファイル。



今度はデバイス固有のレジスタ初期化が行われるのでBehavioral Simulationのときと違ってカウンターやレジスタは不定にはなりません。ちょっとModelSimと比べてバス形式の信号を表示するために信号名を一覧から探すのがやっかいですが基本的に同じ結果が得られます。やはりveritakの特徴である追加で信号を見たい時にシミュレーションをやり直す必要がないのは便利ですね。

それと表示信号を追加したあと表示フォーマットが変更できないと書いたのですが、ちゃんと出来ました。ちょっとveritak固有のユーザーインターフェースが癖があって慣れないためおかしな選択範囲が現れたりしてとまどいます。慣れの問題でしょうか。

シミュレーション速度は速度制限がかかるModelSimと比べると圧倒的に速いので長い期間のシミュレーションも躊躇なくできます。