タイミングシミュレーションをModelSimと同水準ではできないけれども遅延を反映したシミュレーションはVeritakのプロジェクトを作成する場所を間違えたためできてなかった。

ISEで作成したプロジェクトのディレクトリ内にVeritakのプロジェクトファイルを作成しないとだめだった。それ以外の場所に作ると遅延が反映されない（遅延0でシミュレーションされる）。



こんどはしっかり外部SELECT信号の入力変化からプリセットされるべきレジスタの入力の変化まで遅延が生じているのがわかる。レジスタのCLKもCLOCK1Mから少し遅延して立ち上がっている。これなら使える。

チュートリアルを読んだら(ちょっとISEのバージョンが相当古い時に書かれたものらしい）.SDFファイルとxxxx_timesim.vがあるディレクトリに作成と書かれているが現在のISE 8.2iではISEのプロジェクトファイルがある場所と同じ場所にしないといけないらしい。最初.sdfがあるnetgen/fitディレクトリ上に作ったらまったく遅延が反映されなかったという。

でもこのシミュレーションは実はプリセット入力信号のsetup時間が15nsしかとってない問題のあるテストベンチを使っているのでModelSimでやると一部のレジスタでhold time違反が検出される。

そこがVeritakの限界。実際にはhold time違反が起きていてもその通りに動いてしまう。確かに結果は意図したものとは違った誤った動きをしているのでそれはそれであっているのだが。





このケースでは最初にDAY[5]が正常にセットされず31日がセットされるはずが11日になってしまい次のクロックでたまたま31日になっているだけ。他のレジスタもビット落ちしてセットされかろうじて次のクロックでセットされているように見える。実際に動かしたらどうなるかは謎。ちょっとこれはやばいかもね。