| フラット表示 | 前のトピック | 次のトピック |
| 投稿者 | スレッド |
|---|---|
| webadm | 投稿日時: 2006-9-1 21:52 |
Webmaster   登録日: 2004-11-7 居住地: 投稿: 3088 |
Veritakでもhold time違反は表示されていた 波形上には何も出てこないが、裏のウインドウに山ほどtiming check HOLD FAILSのメッセージが出ていた...orz
裏に出てても気づかないよこれ。 SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 153000ps <- 500ps: posedge test.UUT.YEAR<15>.REG.CLK ==> posedge test.UUT.YEAR<15>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 153000ps <- 500ps: posedge test.UUT.YEAR<12>.REG.CLK ==> posedge test.UUT.YEAR<12>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 253000ps <- 500ps: posedge test.UUT.YEAR<15>.REG.CLK ==> negedge test.UUT.YEAR<15>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 253000ps <- 500ps: posedge test.UUT.YEAR<8>.REG.CLK ==> negedge test.UUT.YEAR<8>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 253000ps <- 500ps: posedge test.UUT.YEAR<12>.REG.CLK ==> negedge test.UUT.YEAR<12>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 253000ps <- 500ps: posedge test.UUT.YEAR<11>.REG.CLK ==> negedge test.UUT.YEAR<11>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 353000ps <- 500ps: posedge test.UUT.YEAR<7>.REG.CLK ==> negedge test.UUT.YEAR<7>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 353000ps <- 500ps: posedge test.UUT.YEAR<3>.REG.CLK ==> negedge test.UUT.YEAR<3>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 353000ps <- 500ps: posedge test.UUT.YEAR<4>.REG.CLK ==> negedge test.UUT.YEAR<4>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 353000ps <- 500ps: posedge test.UUT.YEAR<0>.REG.CLK ==> negedge test.UUT.YEAR<0>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 453000ps <- 500ps: posedge test.UUT.MONTH<1>.REG.CLK ==> negedge test.UUT.MONTH<1>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 453000ps <- 500ps: posedge test.UUT.MONTH<4>.REG.CLK ==> negedge test.UUT.MONTH<4>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 554000ps <- 1500ps: posedge test.UUT.DAY<5>.REG.CLK ==> posedge test.UUT.DAY<5>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 653000ps <- 500ps: posedge test.UUT.HOUR<5>.REG.CLK ==> negedge test.UUT.HOUR<5>.REG.I SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 654000ps <- 1500ps: posedge test.UUT.DAY<5>.REG.CLK ==> negedge test.UUT.DAY<5>.REG.I こっち見ればいいのね。なんていうウインドウなんだろうレポート編集メニューからでないとコピー＆ペーストができない。 またしてもあらぬいちゃもんを書いて終わるところだった。 |
| フラット表示 | 前のトピック | 次のトピック |
| 題名 | 投稿者 | 日時 |
|---|---|---|
 Veritak Verilog HDLシミュレータを使ってみる |
webadm | 2006-8-31 21:24 |
| Post-Fit SimulationもVeritakでできた |
webadm | 2006-9-1 10:28 |
| むtiming simulationになってない |
webadm | 2006-9-1 11:35 |
| 遅延シミュレーションはできた |
webadm | 2006-9-1 21:00 |
| » Veritakでもhold time違反は表示されていた |
webadm | 2006-9-1 21:52 |
| Veritakは意外にタイミング違反チェックが厳しい？ |
webadm | 2006-9-1 23:03 |
| 新たな謎が |
webadm | 2006-9-2 0:42 |
| Coolrunner-IIだとどちらも問題なし |
webadm | 2006-9-2 3:51 |
| 投稿するにはまず登録を | |
