同じISEのPost-Fit Simulationモデルとライブラリを使ってタイミングシミュレーションをModelSimとVeritakでやって比較してみるとVeritakの方がかなり厳しくチェックしているような結果。

ModelSimでは最初のプリセット時の以下の３つしかでない。

# ** Error: C:/Xilinx/verilog/src/simprims/X_FF.v(94): $hold( posedge CLK:552500 ps, posedge I &&& (in_clk_enable1 == 1):554 ns, 3500 ps );
# Time: 554 ns Iteration: 7 Instance: /test/UUT/\DAY<5>.REG\
# ** Error: C:/Xilinx/verilog/src/simprims/X_FF.v(94): $hold( posedge CLK:752500 ps, posedge I &&& (in_clk_enable1 == 1):754 ns, 3500 ps );
# Time: 754 ns Iteration: 6 Instance: /test/UUT/\MINUTE<3>.REG\
# ** Error: C:/Xilinx/verilog/src/simprims/X_FF.v(95): $hold( posedge CLK:852500 ps, negedge I &&& (in_clk_enable1 == 1):854 ns, 3500 ps );
# Time: 854 ns Iteration: 6 Instance: /test/UUT/\MINUTE<3>.REG\

実際に波形を見ると他のタイミングでもやばそうなヒゲが出ているのであるがレジスタ値が不定になってしまうためか以降は何もエラーが出ない。

Veritakはレジスタのクロックの立ち上がり前後の入力変化も微妙に検出してtiming check FAILSを表示している。

特にDAY[5]に関しては実際ModelSimでもやばいタイミングが２つ観測されるがModelSimでエラーになるのは最初の方だけ。Veritakは両方検出している。これもModelSimはレジスタ値が最初ので不定になるので以降はもうチェックしていないのかもしれないが。

SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 554000ps <- 1500ps: posedge test.UUT.DAY<5>.REG.CLK ==> posedge test.UUT.DAY<5>.REG.I
SDF: timing check[0] HOLD[Spec.3500ps] FAILS at simtime 654000ps <- 1500ps: posedge test.UUT.DAY<5>.REG.CLK ==> negedge test.UUT.DAY<5>.REG.I

それ以外のレジスタやカウンタレジスタに関しても確かにかなり入力にヒゲが出ているのでそれらがひっかかっている。

ある意味Veritakの方が厳密なのかも。でも波形だけ見てると気がつかないのが難点。